안녕하세요, 회로설계 멘토 삼코치 입니다:)
디지털 회로설계의 backend layout 직무를 목표로 하신다면, PIM (Processing-In-Memory), SW/HW Co-Design 분야의 랩실이 조금 더 유리할 가능성이 높습니다. 특히 SoC 분야는 시스템 수준에서의 블록 통합, 인터페이스 설계, 검증 등을 포함하기 때문에, 다양한 컴포넌트 간의 상호작용을 이해하고 이를 layout 관점까지 확장하는 경험이 중요합니다.
먼저, 뉴로모픽 회로설계 & PIM 분야는 첨단 메모리와 연산 기능의 융합을 다루기 때문에, memory-centric architecture에 대한 이해와 함께, layout 단계에서의 physical design, timing closure, power planning 같은 핵심 개념들을 실습할 기회가 있습니다. 특히 backend tool로는 Cadence의 Innovus, Synopsys의 IC Compiler II (ICC2), 또는 Aprisa 같은 place and route 도구들을 사용하는 경우가 많습니다. 실제로는 Verilog RTL을 synthesis 한 뒤, floorplanning부터 routing까지 layout을 완성하고, 이후 DRC (Design Rule Check), LVS (Layout vs Schematic) 검증도 진행하게 됩니다.
반면 analog/digital co-design이나 sensor/interface 분야의 랩실은 analog 설계 비중이 높습니다. 이 경우에는 transistor-level 설계 경험, spice simulation, analog layout 도구 (예: Virtuoso Layout Suite)를 주로 사용합니다. 물론 일부 랩실에서는 ADC, PLL, MIPI 인터페이스와 같이 디지털 블록도 포함되지만, backend layout 중심의 디지털 회로설계 경험과는 성격이 조금 다를 수 있습니다.
즉, 본인의 희망 진로가 full digital flow에서의 layout 경험, 특히 cell placement, routing, timing analysis, power optimization 등에 있다면, 디지털 회로설계를 중심으로 하는 SoC 혹은 PIM 관련 랩실이 더 적합합니다. 물론 analog 영역도 chip integration에서는 중요한 부분이지만, backend layout 직무와는 약간 다른 방향일 수 있습니다.
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